50mhz晶振的fpga可实现多少倍倍频，关于FPGA倍频的问题

本文目录一览

1，关于FPGA倍频的问题
2，FPGA倍频问题
3，CPLD晶振是50MHZ的怎么能分频得出15M求大神指点最好是
4，如何在fpga上实现将50M晶振频率分频为1HZ的信号
5，FPGA中怎么把50Mhz变为40Khz
6，fpga倍频到多少倍
7，FPGA倍频问题
8，altera 公司的FPGA如何从50M分频到3072M利用PLL ip核系统

1，关于FPGA倍频的问题

使用MegaWizared plug-in manager->create a new custom megafunction然后点开I/O 里面找ALTPLL 点next生成一个PLL就可以了具体设置看PLL的datasheet和器件的datasheet

在quartus里面放置一个pll模块，把你的时钟输入接到模块的引脚上（需要看器件pdf查pll输入脚），然后设置pll某一路输出为2倍输入，就可以用了

关于FPGA倍频的问题

2，FPGA倍频问题

1. 检查你使用的altera FPGA开发板的使用说明，查看里面是否有支持10倍频的PLL2. 如果有，请使用altera_mf 文件，找到该FPGA开发板里面倍频PLL的实例化模块的名称比如叫 altera_pll 然后输入你需要倍频的参数， 3. 在进行管教映射的使用，参照开发板的使用说明，把时钟输入引脚指定到参考说明的输入引脚，把时钟输出（倍频后）的引脚指定到参考说明的输出引脚

FPGA倍频问题

3，CPLD晶振是50MHZ的怎么能分频得出15M求大神指点最好是

有3种办法：1. 直接利用开发工具（Quartus II或者ISE）中的IP Core将50MHz的时钟信号分频至15MHz；2. 先利用开发工具（Quartus II或者ISE）中的IP Core将50MHz的时钟信号3倍频至150MHz，然后再将其10分频，就得到15MHz的时钟分支信号了；3. 采用锁相环技术设计非整数分频电路，参阅《FPGA/CPLD应用设计200例》（上册）p.354~357，北京航空航天大学出版社2009年出版。

你可以通过例化模块来实现分频，这样的话不涉及编程序，简单些；要用编程的话，用Verilog 可以不？

CPLD晶振是50MHZ的怎么能分频得出15M求大神指点最好是

4，如何在fpga上实现将50M晶振频率分频为1HZ的信号

1:话说50M到200M应该叫倍频。2：打开工程---tools--下拉选中MagaWizard Plug-In Manger--选中第一项新建一个定制IP-next-选择IO项目--ALTPLL。输入生成语言，支持器件系列和输出目录next----设置输入时钟50M--NEXT--设置一些使能引脚或者复位引脚，不做调整(也可以勾去默认的复位和锁定信号)----next---使能c0，设置输出倍频系数--4:1--next---不用c1（如果你不需要的话），可以不设置--一路next--直到finish。

5，FPGA中怎么把50Mhz变为40Khz

1250分频啊，控制计数器0~624输出低电平，625~1249输出高电平。

通用的分频器，p是分频率 module fdiv( input clk1 , input[31:0] p , output reg clk2 ); reg[31:0] counter ; always@(posedge clk1) begin counter <= counter + 1 ; if( counter >= (p>>1) ) begin clk2 <= ~clk2 ; counter <= 0 ; end end endmodule

6，fpga倍频到多少倍

您好，FPGA倍频是指将FPGA的时钟频率提高到多少倍，这取决于FPGA的类型和设计。一般来说，FPGA的倍频能力可以达到200倍以上，但是这取决于FPGA的类型和设计，以及FPGA的时钟频率。FPGA的倍频能力可以通过设计来提高，比如使用更多的时钟源，使用更多的时钟分频器，使用更多的时钟缓冲器，使用更多的时钟分配器等。这些都可以提高FPGA的倍频能力，从而使FPGA的时钟频率提高到更高的水平。此外，FPGA的倍频能力还可以通过软件来提高。比如，可以使用软件工具来优化FPGA的时钟频率，从而提高FPGA的倍频能力。此外，也可以使用软件工具来优化FPGA的时钟分频器，从而提高FPGA的倍频能力。总之，FPGA的倍频能力取决于FPGA的类型和设计，以及FPGA的时钟频率。一般来说，FPGA的倍频能力可以达到200倍以上，但是这取决于FPGA的类型和设计，以及FPGA的时钟频率。此外，FPGA的倍频能力还可以通过设计和软件来提高。

7，FPGA倍频问题

使用megawizared plug-in manager->create a new custom megafunction然后点开i/o 里面找altpll 点next生成一个pll就可以了具体设置看pll的datasheet和器件的datasheet

楼主是说使用数字逻辑来设计倍频吗，，最好使用pll如果没有可以将一个clk相移90（使用pll或数字相移）而后与原clk异或就可以倍频。

8，altera 公司的FPGA如何从50M分频到3072M利用PLL ip核系统

利用PLL ip核分频。不知道你有没有用QuartusII软件。

你邮箱联系我~我给你发一份漂pll图文教程你一看就明白~ALTERA内置的PLL是一个真实的PLL 但它只能产生10M以上的时钟~ 并不是可以产生任意频率的时钟~ 如果要产生3.072的话可能需要外部晶振提供或者 30.72M的时钟分频。

可以利用小数分频法利用DDS原理设计一个16位的相位累加器，频率分辨率为50000000/2^16=762.9Hz，相位累加量设置为4026即可输出3.027的信号了

你好！即使用PLL也无法输出这样低而且精确的频率，你可以让pll的ip核进行31倍频，和63分频输出24.21875M频率，然后再8分频。这样可以得到3.075396875MHz。想要得到3.072M的用50M的原信号是很难得到的，除非你采用小数分频。另外稳定性主要由50M的晶体决定的。我的回答你还满意吗~~