一个dsp48需要多少LUT，有一个DSP定点运算程序x定标为Q15y定标为Q0z定标为Q0计算

来源：整理时间：2024-04-10 15:14:29 编辑：亚灵电子网手机版

本文目录一览

1，有一个DSP定点运算程序x定标为Q15y定标为Q0z定标为Q0计算
2，关于xilinx片上资源使用表的说明
3，大专将毕业学过51单片机会简单编程想从事单片机方面工作不
4，dsp12和dsp48哪个好
5，dspbuilder里的lut怎么用
6，用数据来说明Vivado的效率提高到底有多少
7，用progisp下载程序软件提示程序下载成功但是开发板上什么反应
8，基于FPGA的算法说是要用到一下资源想问一下高手这倒是要
9，fpga上的dsp块对应多少lut单元
10，DSP48A1单元怎么调用

1，有一个DSP定点运算程序x定标为Q15y定标为Q0z定标为Q0计算

本来应该是 z=(x>>15)+y 的，不过如果你的程序需要的话，用式2后（如：为了避免再次运算的益处，可以先除以2），再最后的结果再*2 回来也可以的。如果只是简单计算就是 z=(x>>15)+y

有一个DSP定点运算程序x定标为Q15y定标为Q0z定标为Q0计算

2，关于xilinx片上资源使用表的说明

FF触发器；LUT；slice（里面一般含4个LUT）乘法器（DSP48-）时钟管理单元DCM块RAM；…………

关于xilinx片上资源使用表的说明

3，大专将毕业学过51单片机会简单编程想从事单片机方面工作不

找不到工作就自己开店，做一些自动化的工程，自己做老板。

先去东莞，硬着头皮去面试，进了工厂搞好关系，抱个大腿，多加班，第一年别管工资。

你的优势是年轻,单片机不需要高学历,初中水平,会做逻辑运算就足够了,剩下的就是学习付出了

大专将毕业学过51单片机会简单编程想从事单片机方面工作不

4，dsp12和dsp48哪个好

dsp48好。DSP48最早出现在XilinxVirtex-4FPGA中，但就乘法器而言，Virtex-II和Virtex-IIPro中就已经有了专用的18x18的乘法器，不过DSP48可不只是乘法器，其功能更加多样化。从资源角度看，Virtex-4SX55包含的DSP48最多，一共8列512个DSP48，在全流水模式下，可运行到的最高频率为500MHz在Virtex-5中，引入了增强型DSP48，称之为DSP48E。

5，dspbuilder里的lut怎么用

果你这些关键词是不同列的数据，用自动筛眩然后在各列筛选下拉菜单中寻自定义”，设置该列包含的关键字。如有其他问题，可以继续追问，您的采纳是我前进的动力！

不需要调用库函数。一般的dsp都有乘法运算单元，也叫mac单元，可以在一个cycle里面完成一次乘法和加法。

6，用数据来说明Vivado的效率提高到底有多少

自从去年10月Xilinx发布ISE14.7之后，ISE套件便暂时没有了更新计划，相当于进入了软件生命中的“中年”；而当初在2012.x版本还作为ISE套件中的一个组件的Vivado，此时已经如早上8、9点钟的太阳一样冉冉升起：因为随着FPGA/SOC制造工艺、硬件单元规模和设计方法的不断改进，传统的基于ISE的设计方法已经逐渐不能满足我们的要求了。所以针对新的Artix-7/Kintex-7/Virtex-7芯片，Xilinx都建议我们使用全新设计的Vivado套件来进行开发（使用Spartan-6的筒子可以在新设计中考虑向Artix-7过渡了）。此外，因为ISE套件已经没有升级计划表，所以对新的操作系统也无法支持了，例如在Win8/8.1上面，ISE14.7几乎无法完美运行，而从Vivado2014.1版本就开始全面支持了。直观的来看，我理解的Vivado套件，相当于把ISE、ISim、XPS、PlanAhead、ChipScope和iMPACT等多个独立的套件集合在一个Vivado设计环境中，在这个集合的设计流程下，不同的设计阶段我们采用不同的工具来完成，此时Vivado可以自动变化菜单、工具栏，可以显著提高效率：因为不需要在多个软件间来回切换、调用，白白浪费大量的时间。基于Vivado IP集成器（IPI），则把我们对硬件的配置更好地集成到我们的设计中，既极大地提高了对IP的使用和管理，也帮助我们减小了软件和硬件（例如ZYNQ器件的PS）之间的隔阂。Vivado HLS则可以把现有的C代码，在一些特定的规范下直接转换为可综合的逻辑，这也将极大地提高我们实现和移植现有算法的速度。因为Vivado套件较为复杂，所以先用一个对比测试，来检验一下它们之间的性能差别。采用的测试环境是：操作系统：win7 sp1x64CPU：I7-4770k，开启超线程，全部超频至4.3GHzISE： 14.7Vivado：2014.1使用的芯片：ZYNQ系列中的xc7z020-clg400-2（设计全部在PL中实现）待测试程序：一个用来做实时仿真的模型（算下来有140424行Verilog代码）。为了减小硬盘的延迟影响，操作系统和软件都安装在SSD上面，而把工程文件放在RAMdisk上面（因为综合、实现的过程都需要大量的小文件读取操作）。运行的测试：输入正确的工程，但是清理所有工程文件，这样就可以从0开始完成所有的综合、翻译、映射、布局布线和升级bit流文件的所有操作；使用的策略则全部用默认策略。首先，在ISE上运行，测试开始时间是7：33：10，生成.bit文件的时间是7：37：01，共花费了231秒。然后，在Vivado上运行。为了方便测试，在Vivado套件里直接导入ISE的工程，源文件都可以正常导入，但是约束文件需要重新配置，因为ISE使用的ucf格式，而Vivado则升级为更先进的xdc格式，需要全部重写约束文件。不过这也不是特别困难的事情，例如管脚约束的转换就比较容易：例如，ucf为：NET "gateway_out1[0]" LOC = Y12;NET "gateway_out1[0]" IOSTANDARD = LVCMOS18;xdc则为：set_property PACKAGE_PIN Y12 [get_ports set_property IOSTANDARD LVCMOS18 [get_ports 为了快速转换，用查找/替换可以较快的完成其中的一部分转换。然后在Vivado中点击reset runs，如图1所示，这样会清除所有潜在的已经生成的结果（清除综合的结果时可以选择自动清除实现的结果）。图1 reset runs为了充分发挥Vivado套件的潜力，在tcl console里输入下面的脚本：set_param general.maxThreads 8这样就可以充分发挥最大的CPU潜力了（例如DRC检查可以使用全部的线程进行并行操作）。然后运行产生比特流的操作，开始时间是8：15：20，生成.bit文件的时间是8：17：12，共花费了112秒。对比ISE的231秒，可以看出Vivado使用的时间只有ISE的48.5%。俗话说，“时间就是金钱”，“效率就是生命”，Vivado只用了不到ISE一半的时间就完成了这个复杂工程的全部实现过程，数据非常有说服力。当然Vivado使用的内存貌似比ISE多了几百MB，但是对于现在配置中等的机器都可以达到8GB内存的情况下，这点内存的差距还是可以忽略的。（好马配好鞍，电脑的这点投资和高端的芯片带来的性能提升和time-to-market减小相比，可以说是微不足道的了）。图2 ISE完成时间图3 Vivado完成时间图4 ISE资源占用图5 Vivado资源占用对比使用的资源：默认策略下，二者使用的Slice寄存器类似；Vivado使用的LUT稍多，但是没有使用DSP48E1单元，而ISE使用了12个，相当于Vivado用一部分LUT完成了DSP单元的功能，这与综合/实现的策略有关。可以认为在默认策略下，Vivado和ISE产生结果的资源利用率打了个平手，还可以通过调整综合/实现的策略达到资源利用率的优化。当然，Vivado相对ISE有个显著的优势，就是Vivado可以一次运行多种不同的策略，从而使得我们一次性获取各种策略的结果，这样的“半自动化”的优势是ISE完全不具备的。

7，用progisp下载程序软件提示程序下载成功但是开发板上什么反应

1.写个非常简单的LED灯程序（确保程序没错）下载到你的板子，看程序是否运行，检查的硬件有没有问题（注意软件下载时晶振的选择）2.如果LED灯没反应：检查开发板上管脚的跳线帽有没有接好（具体怎么接看你的说明书）3.用万用表检查M16的供电及管脚电平4.要是硬件没问题，那就是你的软件问题了，要是最简单的程序都不行的话（开发板上的例子也不行），就看下载软件的设置和开发板的硬件了。5.设个方案一步一步排查，肯定可以查出来的

8，基于FPGA的算法说是要用到一下资源想问一下高手这倒是要

首先，FPGA内部的多路选择器、异或门通常都是用查找表（LUT）实现的，当然也有独立实现的。我自己写的FPGA程序，一般只要寄存器(REG)资源够，都是能够综合下的，前提是你的逻辑部分消耗资源不复杂。但如果逻辑很复杂的话，要考虑查找表够不够了。如果你选的器件，一个LE有一个查找表，那么很显然LE数目要大于查找表的数目才行。具体到器件上，一个LE有几个查找表，查找表是几位的（通常是16x1），要看器件手册。不过，建议你选器件的时候，不要纠结于有多少个LE，这有什么用？直接看LUT和REG够不够就好了嘛！例如Spartan XC3S500E，LUT和REG比例为1:1,有9300多个，应该够用了。Altera的EP3C10E144C8N，一个LE对应一个16位LUT和一个REG，LE共有10000多个，也够用了

用fpga实现算法，简单理解就像用c语言实现算法一样。不过fpga用硬件描述语言，如verilog等。可以根据算法先用c实现，然后再用verilog实现。c和verilog有种一一对应的关系。综合之后有需要可以进行布局，约束和优化等。因为fpga可以并行执行，所以实现算法要比cpu类型的器件（如dsp、mcu等）有优势。

5517，一般情况下一个LE是由一个LUT加一个进位逻辑和一个Register 组成的

9，fpga上的dsp块对应多少lut单元

fpga上的dsp块对应多少lut单元hosted 类型的仓库，内部项目的发布仓库releases 内部的模块中release模块的发布仓库snapshots 发布内部的SNAPSHOT模块的仓库3rd party 第三方依赖的仓库，这个数据通常是由内部人员自行下载之后发布上去proxy 类型的仓库，从远程中央仓库中寻找数据的仓库group 类型的仓库，组仓库用来方便我们开发人员进行设置的仓库maven项目索引下载Maven项目索引，项目索引是为了使用者能够在私服站点查找依赖使用的功能

lut是fpga中实现组合逻辑的基本单元，全称look up table, 中文叫“查找表”，顾名思义，是通过查表的方式来获得组合逻辑的运算结果，而非真正使用组合逻辑的门电路（与门、非门、或门等）。以一个四输入的lut为例，其输入为4bit，作为查找表的地址，输出为1bit，作为查找表的数据输出，把每组输入（即每个地址）对应的组合逻辑结果直接预存在lut中，通过输入不同的地址译码出不同的组合逻辑输出（即数据）。下图是一个例子：输入（地址） |输出（数据）0000 |00001 |10010 |1... | ...1110 |01111 |1

10，DSP48A1单元怎么调用

首先我问的是spartan-6的DSP48A1 不是dsp48e 其次我说了我已经看过官方文档了文档上就说了可以通过core generator调用但是却没有说如何调用但是我仔细找过也没有找到所以才上来问你以为个个都是有问题不会查的么？另外还是感谢你的第二个文档我正在看chit_wps (2010-1-26 08:48:03)还是找不到不知道是不是要升级到11.4 "For use with Xilinx CORE Generator? and Xilinx System Generator for DSP v11.4 or later"yx.yang (2010-1-26 08:48:11)大哥,这个不要怕,自己手工instance一个DSP48??模块,然后用ISE综合,translate,place&route就知道能不能使用了啊. 看看你的xilinx安装目录下是不是有下面这些东西: \Xilinx92i\verilog\src\unisims\DSP48.v \Xilinx92i\verilog\src\unisims\DSP48A.v \Xilinx92i\verilog\src\unisims\DSP48E.v PS: 有些时候文档说得未必完备.chit_wps (2010-1-26 08:54:01)通过模板调用我一早就知道了我只是好为什么core generator没有终于在官网找到答案了 ISE CORE Generator IP Update 11.4 (IP_11.4) The release includes the following new LogiCORE? IP: Basic Elements DSP48 Macro* Connectivity IP 10 Gigabit Ethernet PCS/PMA (10GBASE-R)* DisplayPort Video IP Image Edge Enhancement Image Noise Reduction Image Statistics Engine Motion Adaptive Noise Reduction DSP IP 3GPP LTE MIMO Decoder Peak Cancellation Crest Factor Reduction 顺便鄙视一下xilinx官方的文档 Spartan-6 FPGA DSP48A1 Slice User Guide (PDF) 里面居然不提到core generator需要11.4版本以后的