altera的fpga的io输出电平低是因为fpga的io传输电平是可变的。通常Spartan-N系列Spartan-N芯片是系统集成度最高的非易失性安全FPGAs，spartan-DSP器件具有较高的信号处理能力，Altera的io端口电压是下限或上限，在pinassignment划分时有关于io电压标准的配置选项。
FPGA，CPLD（你的那块应该是CPLD），电压或者功率要分两部分:第一个是核心电压，就是FPGA内部工作时的电压，也就是你语句产生的电路。FPGA引脚的电源电压无法分配。通常该电压相对较低。最多是在ucf文件中配置相应的级别标准使其实现。
IO电压是FPGA的IO上所需的电压，它是与外部设备通信所需的电压。这取决于端口通信的逻辑模式，如lvttl。在硬件电路上确定某一排的VCCIO时（例如VCCAUX的电压支持），如果FPGA的电源电流突然上升，似乎目前只能达到PLL的最低电压），并且该排上的所有IO引脚只能是，
等等；辅助电压用于辅助目的。一般来说，在合理的负载范围内，它会随着不同的电源电压和不同的端口类型而变化。VC CIO:FPGA用于驱动IO模块的电压（与IO引脚相同）。这与FPGA芯片的内部结构有关。电压越低，功耗越低。电源，最常见的通用IO端口（CMOS工艺），最低输出高电平的手动写入端口是，
FPGA经常要与具有不同级别接口的芯片进行通信，因此它将支持许多级别标准。电源，但JTAG和PLL共用同一电源，因此，由于FPGA经常与各种芯片通信，VCCIO通常受Bank约束，彼此独立，我觉得这个问题应该是IO口的电平不匹配导致的。种类很多，不同系列支持的类型也不同。
