FPGA有多少乘法器，Fpga 内部的硬件乘法器是如何制作的

来源：整理时间：2024-04-04 12:44:01 编辑：亚灵电子网手机版

本文目录一览

1，Fpga 内部的硬件乘法器是如何制作的
2，fpga中乘法的使用问题
3，赛灵思的FPGA哪一款有很多的硬件乘法器
4，Basys2的特点
5，有熟悉FPGA内部嵌入式乘法器的吗
6，fpga是什么
7，如何使用altera fpga中的嵌入式乘法器
8，Altera FPGA 的硬件乘法器出结果需要几个周期如何得知
9，FPGA中如何利用其中的乘法器
10，fpga中乘法器位宽怎么确定

1，Fpga 内部的硬件乘法器是如何制作的

跟dsp里的一样，呵呵，你过你开ic可以去深入研究下，如果只是用，那么直接例化就可以了。

建议做乘法运算的时候还是调用乘法器的ip核吧，我以前也是写乘号，直接被优化掉了。

Fpga 内部的硬件乘法器是如何制作的

2，fpga中乘法的使用问题

*当然可以综合，肯定要消耗LE，能生成电路。IP核是调用的硬件乘法器，是独立的，不占用LE。硬件乘法器的性能是要优于LE的。/号不一定能综合，要看厂家综合器，QuartusII下是可以综合的。

fpga中乘法的使用问题

3，赛灵思的FPGA哪一款有很多的硬件乘法器

S6 最大的一颗 150 有 180个DSP。可以用V6 或者 k7 。也可以用 altera 的 c5

有多种方式，可以直接在硬件描述语言中使用乘法号*，编译环境会自动根据你选用的fpga芯片调用相应的硬件乘法器资源。或者还可以直接调用ip core的乘法器模块，设置相应的参数以及面积速度优化等即可。通常情况下，为了程序在不同fpga芯片上的移植方便，和专用乘法器的设计，考虑到fpga的资源一般还算丰富的条件下，自己编写乘法器模块。

赛灵思的FPGA哪一款有很多的硬件乘法器

4，Basys2的特点

Xilinx Spartan 3E FPGA，10万或25万门FPGA特性18位乘法器，72位高速双端口Block RAM，以及500MHz+运算能力USB2.0高速接口提供FPGA配置和数据传输（相关Adept2.0软件可以免费下载）Xilinx Platform Flash ROM可以无限次存储FPGA配置用户可配置晶振（25，50，100MHz），另附可连接第二个时钟晶振的插座三个内置稳压器（1.2V，2.5V，和3.3V），允许使用3.5V-5.5V的外部电源供电8个用户可编程LED指示灯，4个七段数码管显示器，4个按键开关，8个滑动开关，1个PS/2接口和1个8位VGA显示接口4个6针用户扩展接口，可以用来连接Digilent PMOD附属电路板需要Adept2.0或更新版本软件来进行操作

5，有熟悉FPGA内部嵌入式乘法器的吗

建议做乘法运算的时候还是调用乘法器的IP核吧，我以前也是写乘号，直接被优化掉了。

再quartusii中执行入下步骤:1、tools -> megawizard plug-in manager 弹出兆函数对话框，选择单选项创建新的兆函数（megafuction），点击next。2、在出现的对话框中的左侧，有一些列的ip核，选中arithmetic（运算），选择lpm_mult或者altfp_mult，在右侧选择生产的语言类型（vhdl还是verilog？），并给它取个名字，然后点击next；3、出现了相应的界面，按提示一步步操作即可。我用的是quartusii9.0版本的，低一些的版本界面也差不多

6，fpga是什么

FPGA是一种可以通过编程来改变内部结构的芯片。一般FPGA工程师会使用硬件描述语言Verilog或者VHDL对FPGA进行“编程”，之后，再经过厂家提供的FPGA开发工具（Diamond或Radiant）的综合、布局、布线，会产生bit文件或bin文件。FPGA的优点FPGA由逻辑单元、RAM、乘法器等硬件资源组成，通过将这些硬件资源合理组织，可实现乘法器、寄存器、地址发生器等硬件电路。FPGA可通过使用框图或者VerilogHDL来设计，从简单的门电路到FIR或者FFT电路。FPGA可无限地重新编程，加载一个新的设计方案只需几百毫秒，利用重配置可以减少硬件的开销。FPGA的工作频率由FPGA芯片以及设计决定，可以通过修改设计或者更换更快的芯片来达到某些苛刻的要求（当然，工作频率也不是无限制的可以提高，而是受当前的IC工艺等因素制约）。

7，如何使用altera fpga中的嵌入式乘法器

再QuartusII中执行入下步骤:1、Tools -> MegaWizard Plug-in Manager 弹出兆函数对话框，选择单选项创建新的兆函数（megafuction），点击next。2、在出现的对话框中的左侧，有一些列的IP核，选中Arithmetic（运算），选择LPM_MULT或者ALTFP_MULT，在右侧选择生产的语言类型（VHDL还是Verilog？），并给它取个名字，然后点击next；3、出现了相应的界面，按提示一步步操作即可。我用的是QuartusII9.0版本的，低一些的版本界面也差不多

可以设置pipeline级数（一般0~3）如果你的设计需要运行在比较高的频率或乘法的位宽较大的话就要设置大一点的值相应的参数名是lpm_pipeline可以看一下user guide第5页http://www.altera.com/literature/ug/ug_altmult_add.pdf

8，Altera FPGA 的硬件乘法器出结果需要几个周期如何得知

quartus自己仿真一下，就知道了

9，FPGA中如何利用其中的乘法器

可以用开发工具里面带的IP，调出元件进行进行连接就可以用了。或者用例化语句应用。用语言调用可用下面的语句Library UNISIM;use UNISIM.vcomponents.all;-- <-----Cut code below this line and paste into the architecture body----> -- MULT18X18: 18 x 18 signed asynchronous multiplier -- Virtex-II/II-Pro, Spartan-3 -- Xilinx HDL Language Template version 6.3i MULT18X18_inst : MULT18X18 port map ( P => P, -- 36-bit multiplier output A => A, -- 18-bit multiplier input B => B -- 18-bit multiplier input ); -- End of MULT18X18_inst instantiation

10，fpga中乘法器位宽怎么确定

1、理论上大于10m就ok了，但是实际中肯定要留有余量的，40m可以，主要看你的主频能做到多少了。2、不管是正数还是负数，在FPGA中最好都用补码表示。3、截位当然是截断最低的位，高位截断了数据就错了。还有问题就是你这样做肯定只能用并行的方法来做了，因为你用大于10m的采样频率，如果你用10阶的FIR滤波器，同时需要9个乘法器，不知道你的数据是多少位的，也不知道你的FIR是多少阶的，如果位数宽，且阶数多的话，你的FPGA可能没有这么多的乘法器，还有不知道FPGA里面的乘法器是不是补码乘法器，如果不是的话，你的数据表示方法如果用补码的话，乘法之前要求原码，乘法器之后还要再求补码，可能得不偿失，这样的话可以考虑用原码表示整数和负数。关于补充:你的第一个问题没有提到时钟频率啊。如果你的时钟频率比采样频率高很多的话，就可以用串行的方法来做，这样的话需要很高的时钟频率，但是省资源(乘法器和加法器)，如果你没有很高的时钟，只能串行做，这种方法适用于时钟频率等于或者略大于时钟频率。硬件类一般都上硬之城看那里比较专业，专业的问题专业解决，这是最快的也是最好的方法，好过自己瞎搞，因为电子元器件的电子型号那些太多了一不小心就会弄错，所以还是找专业的帮你解决。

你最好仔细研究一下数的补码表示和运算法则。这个会告诉你完整的答案。很对。就是这样的。它有一套法则。比如1111 1111 是表示-1,你加0000 0001就变成0了，这个是正确的。但是0111 1111（+127）,你加0000 0001就成1000 0000（-128）了,这个明显不对，这就发生了溢出错误，说明位数不够。注意这些就行了。乘法复杂一些，不过也是通过各种移位，相加完成的。