锁相环负载最多有多少，锁相环的特性参数是什么呢

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1，锁相环的特性参数是什么呢
2，FPGA各型号最多有几个锁相环
3，锁相环频率合成器最终输出的频率范围是不是和压控振荡器VCO的频率
4，CD4046锁相环的最高震荡频率是多少
5，锁相环的相位误差多少
6，关于PLL锁相环的几个疑问困惑了很久望高人指点通透
7，朋友那个基于FPGA的锁相环设计你搞定了没有我想问一下纯数字的
8，FPGA各型号最多有几个锁相环

1，锁相环的特性参数是什么呢

锁相环由鉴相器、滤波器、压控振荡器组成，其主要参数主要根据这三个部分的参数决定。锁相环具有相位跟踪等特性。

锁相环的特性参数是什么呢

2，FPGA各型号最多有几个锁相环

能有几个PLL（锁相环）这个在你建立工程的时候就能看得到啊，如果你用的是Altera系列的FPGA，在Quartus II 中用New Project Wizard建立的话，第三步（Page 3 of 5）即Family & Device Settings 的 Available devices 栏目里每款器件都有"PLL"栏目，下面写着数字几就是最多有几个锁相环啊。如果是已经建立好的工程，可以点击菜单栏下拉的”Assignments -> Devices...“，也可以看得到啊。从FPGA芯片型号也可以大致知道它最多锁相环数目的范围，以Altera公司的最常见的Cyclone系列为例，EP1C3T最多有1个PLL，EP1C4F~EP1C20F最多有2个PLL；Cyclone II 系列中EP2C5A~EP2C8T 最多有2个PLL，EP2C15A~EP2C70F最多PLL为4个；Cyclone III 系列中EP3C5E~EP3C10U 最多有2个PLL，EP3C16E~EP3C120F最多有4个PLL。不行就去官网看产品目录，下面网址是Altera公司的product catalog：http://www.altera.com.cn/literature/sg/product-catalog.pdfXilinx公司的FPGA我不太了解，不敢乱说，但我估计在开发工具里或者官网上也很容易查询得到的呀~ 补充：Altera的命名规则与PLL数目并无直接关联。但目前可以说 cyclone II 和cyclone III 、cyclone IV E FPGA系列中最多有4个PLL的芯片，而cyclone IV GX FPGA系列中就有最多有8个PLL的芯片（其中4个是通用PLL，即GPLL，位于管芯的每个角上；另4个是多用途PLL，即MPLL，可以供收发器使用，也可以由FPGA架构使用）。cyclone IV GX FPGA系列简介：http://www.altera.com.cn/products/devices/cyclone-iv/overview/cyiv-overview.html其他型号的信息你也可以点击上面网页中左侧菜单链接~附：http://www.altera.com/support/kdb/solutions/rd07152010_131.htmlHow can I select which type of PLL will be used in a Cyclone IV GX design?Altera的命名规则如下：工艺+版本+型号+LE数量+封装+器件速度。举例：EP2C20F484C6EP 工艺2C cyclone2 （S代表stratix。A代表arria)20 2wLE数量F484 FBGA484pin 封装C6 八速数字越小速度越快。

FPGA各型号最多有几个锁相环

3，锁相环频率合成器最终输出的频率范围是不是和压控振荡器VCO的频率

最高频率到不了2.4MHz，通常在1MHz以下，手册上极限为1.6MHz，但是用到极限不可靠。没有下限频率，或者说理论上可以到0。

锁相环频率合成器最终输出的频率范围是不是和压控振荡器VCO的频率

4，CD4046锁相环的最高震荡频率是多少

与供电电源电压有关，电源电压越高，输出最高频率也越高。电源电压为15V时，最高震荡频率为1.2MHz。实际电路的最高震荡频率与外接的电阻R1、R2及电容C1有关。fmin=1/R2*(C1+32pF)fmax=1/R1*(C1_32pF)+fmin

你好！手册上给出的最高频率是2.4MHz，实际使用中最大值应该能比指标值高一点，但输出的波形是不是不很好就没试过了。我的回答你还满意吗~~

5，锁相环的相位误差多少

1、相位误差是锁相环动态跟踪性能的重要指标，在锁相环中必然存在，但是，不同锁相环具体指标会有所不同。2、锁相环输出以相位为目标跟踪输入信号，锁定后，输出信号频率等于输入信号频率，一般场合中，并不关心相位误差。3、详细的相位误差指标，因器件及跟踪信号的频率而异，可参见具体器件的DATASHEET。

不一致，分为锁定和失锁定两种状态。1、锁定状态下，锁相环必须利用输入与输出波形的相位差来调节输出频率，因此，理论上，相位差必然存在，这个相差，可以称为稳态相差。稳态相差一定存在，但是，可以做到很小。但是，锁定状态下，输入输出的频率理论上是可以做到完全相等，没有误差。2、失锁状态下，锁相环输出固有振荡频率的信号，输入输出相位没有必然联系。

6，关于PLL锁相环的几个疑问困惑了很久望高人指点通透

1、锁相环的确是为了让输入输出的相位频率相同，它的结构我想你应该很清楚了，如图所示。主要包括鉴频鉴相器(PFD)(或鉴相器:PD)、低通滤波器(LPF)、压控振荡器(VCO)、反馈回路(通常由一个分频器(Frequency divider)来实现)。如果我们设法改变分频器的系数，这样例如分频器fout`=1/2*fin`，那么锁相环的fout就等于两倍的fin了，这就是倍频了，分频的道理一样。 2、PLL对频率的控制主要就是通过反馈回路上的DIV实现的，设置不同的系数就可以得到不同的输出频率了。 3、锁相环会有一个技术指标叫锁定范围，如果输入和反馈的信号频率或者相位差超过这个阈值，那么锁相环就无法锁定和跟踪了。失锁的判断很简单，就是输出频率相位很不稳定的乱跳。同理如果已经锁定，那么调节输入频率相位输出也会跟着做相应的改变。另外，要想较宽的锁定可将低通滤波的时间常数减小，但会使噪音变大，这两者要你实际调试平衡。

7，朋友那个基于FPGA的锁相环设计你搞定了没有我想问一下纯数字的

是我没看懂题还是你们想得太难了？1HZ倍频到4KHZ，不一定只能倍输入的频率吧？提问者也已经说了，FPGA根本就通不入那么小的频率的，解决问题方法我觉得很多啊，1HZ不就是1S一个周期吗，那么我输出在1S中输出40K个周期不就可以了吗，方法我就不说，多的是，还有如果你不知道是1HZ倍成40KHZ，只知道倍频数是40K倍，这个你可以输入要倍的信号，进行采样后再倍频，如果你非要将1HZ当成输入频率，我只能告诉你必须通过一个外部电路将1HZ倍成FPGA可以输入信号，再倍频，提问者也提到FPGA PLL倍频数可能只有10倍，我记得好像也是最多这么多，具体没试过，不过你可以用几个PLL串起来倍频，现在FPGA3的一般都有4个，如果只能倍这么多？

猜测：利用系统时钟分频，在FPGA中编写锁相环电路

FPGA逻辑只能分频，不能倍频。就是1HZ输出，输出4KHZ。数字逻辑做不到哦！

锁相环负载最多有多少，锁相环的特性参数是什么呢

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1，锁相环的特性参数是什么呢

2，FPGA各型号最多有几个锁相环

3，锁相环频率合成器最终输出的频率范围是不是和压控振荡器VCO的频率

4，CD4046锁相环的最高震荡频率是多少

5，锁相环的相位误差多少

6，关于PLL锁相环的几个疑问困惑了很久望高人指点通透

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8，FPGA各型号最多有几个锁相环

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3，锁相环频率合成器最终输出的频率范围是不是和压控振荡器VCO的频率

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