fpga逻辑最多使用百分之多少，FPGA扩展一个串口需要多少FPGA资源比如说几个可编程输入输出单

来源：整理时间：2023-10-20 04:10:17 编辑：亚灵电子网手机版

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1，FPGA扩展一个串口需要多少FPGA资源比如说几个可编程输入输出单
2，fpga 逻辑资源利用率低于多少才稳定
3，求问目前fpga最高时钟逻辑可以达到多高
4，FPGA如何节省逻辑资源
5，FPGA如何节省逻辑资源
6，FPGA 总的逻辑资源怎么算
7，关于FPGA
8，请教关于FPGA综合问题

1，FPGA扩展一个串口需要多少FPGA资源比如说几个可编程输入输出单

一个UART需要的LE/slices大概百来个就行。不需要RAM的。

你如果用的是quartus ii直接调用ip核就可以了！～

FPGA扩展一个串口需要多少FPGA资源比如说几个可编程输入输出单

2，fpga 逻辑资源利用率低于多少才稳定

稳定和资源使用量并无多少关系但是一般的设计中多是采用80%的用量，余下20%为了方便日后升级调试的时候用

fpga 逻辑资源利用率低于多少才稳定

3，求问目前fpga最高时钟逻辑可以达到多高

任务占坑

就是整个基于FPGA的数字电路的系统主时钟的频率。全同步的数字电路设计，一般使用一个全局时钟，作为驱动所有时序逻辑的主时钟。但如果设计比较复杂，可能会引入多个主时钟，即多时钟域的设计。这时，FPGA系统时钟频率约束就默认对应于所有主时钟的频率约束。如果希望设定不同的时钟频率约束，就必须单独给每个主时钟设定约束。

求问目前fpga最高时钟逻辑可以达到多高

4，FPGA如何节省逻辑资源

就算用了百分之95都不会有问题节省方法在于算法FPGA可以用来多任务并行处理,而不是和MCU一样的一条指令一条指令的进行!可以考虑用编译软件的自带系统优化Quartus就有,例如全加器之类的,库里有最优化的,直接调用比自己写好很多.

5，FPGA如何节省逻辑资源

在quarteus里面建立工程，device选中你想用的fpga，随便编一个verilog程序或者vhdl程序，编译一下，看报告就知道有多少le了也许还有其他简单点的方法，本人仅知道这个方法

6，FPGA 总的逻辑资源怎么算

可以根据器件型号的后缀来判断，例如Altera的Stratix系列：EP4SE230，约230K(228000)个LEEP4SE820，约820K(813050)个LEEP2S90，约90K(90960)个LEEP2S180，约180K(179400)个LEXilinx的Virtex系列：V4SX35，约35K(34560)个LEV4SX55，约55K(55296)个LEV6SX315T，约315K(314880)个LE经验之谈，以供参考

7，关于FPGA

FPGA是英文Field Programmable Gate Array的缩写,即现场可编程门阵列,它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念,内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。FPGA的基本特点主要有: 1)采用FPGA设计ASIC电路,用户不需要投片生产,就能得到合用的芯片。 ——2)FPGA可做其它全定制或半定制ASIC电路的中试样片。 3)FPGA内部有丰富的触发器和I/O引脚。 4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5)FPGA采用高速CHMOS工艺,功耗低,可以与CMOS、TTL电平兼容。可以说,FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多,有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。 FPGA是由存放在片内RAM中的程序来设置其工作状态的,因此,工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式,采用不同的编程方式。加电时,FPGA芯片将EPROM中数据读入片内编程RAM中,配置完成后,FPGA进入工作状态。掉电后,FPGA恢复成白片,内部逻辑关系消失,因此,FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器,只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时,只需换一片EPROM即可。这样,同一片FPGA,不同的编程数据,可以产生不同的电路功能。因此,FPGA的使用非常灵活。 FPGA有多种配置模式:并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。引用了此人(sdqdyutian )的回答

8，请教关于FPGA综合问题

综合，也就是 DC（design compiler），在你看到的行为上确实是将RTL（register-transfer level）寄存器级转化为门级电路，也就是网表的过程。那关于为什么需要这样转一把，我给楼主大概说下芯片的流程就明白了。首先要明确，我们所设计的东西最终是要生产的，RTL级别的代码是永远不可能产生可生产的文件的，它仅仅只能保证你的功能正确。而门级电路的代码即网表，却是可以产生后续生产所用文件以及进行时序收敛，tap_out等物理上的正确与收敛。在RTL级别，我们仅仅只能做到EDA仿真，或者EMA仿真。这个在整个芯片的设计领域处于所处为位置叫前段。有前端就有后端了，后端是干嘛的呢？就是从前端拿到DC后的网表，进行STAT，DFT，布局布线，直至最后的投片，这个阶段都是需要综合后的网表的。当所有的后端的工作都做完后，就可以给晶圆厂惊醒投片，这时也要用到网表，生成对应的文件（具体名字忘球了，不好意思），代工厂如三星、台积电之类的就会生产处芯片了。当然我上面说的这些在整个芯片的制造过程中仅仅是一个环节（而且说的很糙），它们又统称为前端，如果楼主要全面的知道自己处于这个生产链的哪个环节，强烈建议去了解IC或者ASIC或者芯片的制造流程，在集成电路领域，如何从沙子到最终的CPU,会对自己所做的事情有不一样的体会。

呵呵，你说的写代码，仿真，这部分还是在RTL行为级做的。但你的RTL代码在下载到板子上这个过程之前，要做一个综合、布局、布线，按照FPGA的要求，综合成电路，然后讲bit流文件下到FPGA开发板上一句话，你下板子之前，肯定得综合，只是这部分你做的很快（可能电路比较小，综合很快）。其实综合后还有一个指标，你的电路能跑多少M，其实也是评价你电路的一个指标，关系到timing。当你的设计复杂了你就明白了。

我实在是搞不清楚这个综合的作用，说是把RTL级的行为逻辑转化成门级电路，也是把程序转化成电路，但是一般要什么时候才用到呢，好像我们现在做的都是直接写好程序仿真一下，就下到板子上去运行了，那综合是什么时候才要用到的，看资料感觉综合这部分也蛮重要的呀

当你点击编译的时候你可以看下面的编译栏的状态，其实这个按钮是傻瓜式的，所以流程自动完成了，当然如果用其他IDE或想自己一步一步完成的时候你可以在START里面找到每一步的工具。这些方面还是要看书的，自己摸索比较慢，推荐人民邮电的Altera FPGA/CPLD设计，分基础和高级两篇，看完基础篇这些你就都明白了