输入时钟一般较低，因此电磁干扰较弱。FPGA的时钟来自外部晶振，如果第二个FPGA的时钟是全局时钟信号，则不建议使用，因为公共引脚的驱动能力和延迟比时钟引脚差得多，通常，FPGA的时钟信号由外部晶体振荡器提供，如果您通过FPGA的IO端口使用单端时钟（非差分），只需检查电路上连接的引脚是否为GCLK，然后就可以了。
是的，它们中的许多使用有源晶体振荡器作为输入，输出是正弦波。如果一定要用的话，直接插上就好了，但是大负载下时钟延迟会很严重。在被动模式下，外部MCU/CPLD向FPGA发送DCLK，同时加载数据。FPGA时钟是有上限的，倍频后一般是几百兆，这和你合成的电路有关，当然也和FPGA本身有关。
FPGA的时钟来自开发板的晶振，在仿真中是方波。晶体振荡器的输出是正弦波，可以用作方波，并自动视为方波。DCM和MMCM实际上都使用单端激励输入，但在差分情况下，预先使用一个bufds将差分变为单端。您可以只更改参数，也可以使用其他语言，例如veriloghdllibraryieeeuseieee.std _ logic _ alluseieee.std_logic_unsigned。
这主要与您的板的设计有关。如果只是低频、时钟质量要求不高的板卡，单端也无所谓，DCLK仅在FPGA使用被动加载模式时使用。使用分频器（类似于以下en dend模块解决方案），在FOGA和FPGA接收器的DCLK上升沿对数据进行采样，如果采用主动加载方式，可以省略DCLK。
