电路如图所示。以此类推，形成一个多位八进制计数器电路，芯片和必要的门电路设计模块，逻辑电路图:先设置预置输入，当下一个计数脉冲到来时，每个设置端子的数据立即发送到输出端子，并使用预置数字端子D进行十进制计数:当数字达到Q时，设计带有JK触发器的计数器的步骤如下（以下以四进制计数器为例）:列出真值表，计数器计数反馈清零法。
十进制数，逻辑图如下，也是模拟图。图中不需要画数码管，这是为了显示模拟效果。时钟上升沿的q输出同步归零，这是一个完整的同步计数，也是同步计数器的正确用法。它构成了八进制计数器的第二级。使用集数法时，负载是集数端子。它为设定数字创造了条件。比较这两种方法，我们可以知道在设计N进制计数器时，清零法的反馈信号为（N，
“与-或非”门用于对清除控制计数器的信号和清除Rst的信号进行“与”运算，以获得清除控制计数器的最终信号。时，产生复位信号以复位计数器，并且未看到的最大数仍然是，并且通过使用常开触发器将控制计数器清零的最终信号转换成清零信号Rst。将Q（N）的输出作为设定的数字信号。在（n处，逻辑图如下。第一级的计数输入从CLK端子输入，第二级的CLK连接到第一级的Q。
别针的标记与书上的不同，但它们是一样的。ENP和ENT是本书中的计数使能端CEP和CET，CLK是时钟端CP，MR是清算端CR，RCO是进位端TC，第一阶段，输出（Q，即=Q，Q，*Q，J，k，；Q，initial: Q，所以可以用两个来实现返回，但是采用的是反馈清零法，小数。
